// Receiver

reg rx_buf[15:00];

always @(posedge SCLK)

rx_buf <= {rx[14:00], DIN};

// Transmitter

reg tx_buf[15:00];

always @(negedge SCLK)

DOUT <= tx_buf[15];

// Далее следует сдвиг tx_buf на один бит влево

Однако, приведенная реализация (при всей ее простоте) имеет два существенных недостатка:

- возникновение дополнительного клокового домена, работающего от сигнала SCLK

- использование в системе двух типов триггеров, работающих как по переднему фронту, так и по заднему фронтам сигнала SCLK

Если интерфейс реализован на FPGA, то такая реализация в большинстве случаев работает (хотя мне известны и обратные ситуации). Однако при проектировании ASIC такой стиль, как правило, неприемлем.

Избежать такой ситуации несложно. Достаточно выделить фронты сигнала SCLK и использовать их как сигналы разрешения. Это можно сделать следующим образом.

reg [02:00] sclk_ed;

wire sclk_re, sclk_fe;

always @(posedge MCLK)

if (!RSTN)

sclk_ed <= 3′b000;

else

sclk_ed <= {sclk_ed[01:00], SCLK};

assign sclk_re = ~sclk_ed[1] & sclk_ed[0];

assign sclk_fe = sclk_ed[1] & ~sclk_ed[0];

Диаграмма работы детектора фронтов представлена на Рис.2

Рис.2. Детектор фронтов сигнала

Как видно на диаграмме, сигнал sclk_re выделяет передний фронт сигнала SCLK, а сигнал sclk_fe – задний фронт SCLK.

В этом случае реализация последовательных приемника и передатчика может выглядеть следующим образом (где MCLK – системный клок):

// Receiver

reg [15:00] rx_buf;

always @(posedge MCLK)

begin

if (!RSTN)

rx_buf   <= 16′h0000;

else

begin

if (sclk_re)

rx_buf[bitptr] <= DIN;

end

end

// Transmitter

reg [15:00] tx_buf;

always @(posedge MCLK)

begin

if (!RSTN)

DOUT <= 1′b0;

else

begin

if (sclk_fe)

DOUT <= tx_buf[bitptr];

end

end

Логику формирования указателя битов bitptr я не привожу, так как она может быть различна для разных типов последовательных интерфейсов.

Таким способом мы легко избавляемся от лишнего клокового домена и смешения типов триггеров.

На Рис.3 приведена диаграмма работы последовательных приемника и передатчика с использованием детектора фронтов SCLK:

Рис.3. Последовательный приемо-передатчик.

Недостаток такого метода очевиден: задержки установления данных на линии DOUT и защелкивания данных с линии DIN. Кроме того, следует учесть, что период сигнала MCLK должен быть в несколько раз меньше периода SCLK.

Данный способ реализации последовательных приемо-передатчиков используется мной уже в течение нескольких лет и успешно работает как в проектах, реализованных на FPGA, так и в серийно выпускаемых ASIC.